FPGA入门veriloig语言

打开quartus新建文件然后在里面用verilog语言进行编程 对于时序逻辑电路和组合逻辑电路的区别 时序逻辑电路这里单指D触发器，和之前的状态和时钟沿有关 组合逻辑只和当前状态有关 1、odule ex_module( input wire sclk, input wire rst_n, input wire [7:0] d,//声明模块时输入必须是wire变量，构件之间的物理连线 input

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