实验三 组合逻辑电路的VHDL设计

一、实验目的 熟悉QuartusⅡ的VHDL文本设计过程，学习简单组合逻辑电路的设计、仿真和测试方法。 二、实验内容 1. 基本命题 完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤。最后在实验系统上进行硬件测试，验证本项设计的功能。     2. 扩展命题 将设计的2选1多路选择器看成是一个元件mux21a，利用元件例化语句设计能够满足图3-1所示仿真波形的逻辑功能的双

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