关于时钟偏差（Clock Skew）和时钟抖动（Clock Jitter）
时钟偏差（Clock Skew） 对于T：如果对于①处采样的一个输入IN，第二个时钟周期在④处采样，一定程度改善了电路 对于Thold：对于①处采样的一个输入IN，第二个时钟周期在④处采样，如果3处的采样在④就输出了，那么就会得到错误的结果，④处本应该得到①处的数据 对于另一种情况： 对于T有负面的影响，但是对于Thold没有影响，因为④已经到来 对于以上两个情况，选择 <0 的情况更好，因为当T
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