zynq FPGA学习杂谈记录

1. 关于XADC异步 zynq及7系列FPGA均包含一个XADC硬核模块，含2个12-bit 1MSPS A/D，这东西能够不例化就能正常工做，但若想经过FPGA逻辑访问状态寄存器，则必须例化ui 2. Build-in FIFOspa 注意：对于CoreGen FIFO生成器生成的异步时钟FIFO，在仿真时不要给同源时钟，不然写数据时会多写1个数it 7系列 1块RAMB36的构成为：RAMB

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