SystemVerilog和SystemC协同验证环境简单介绍

下图是一个典型的sv和sc协同验证环境的testbench。 systemverilog大家都比较熟悉了，UVM就是基于sv创建的一个验证方法学的库。但是systemc用的就比较少。 一般情况下，systemc用于： 事务级别建模和验证 HW / SW协同设计 SOC架构分析和优化 sv和sc协同验证环境，主要应用于： 使用SystemC TL模型作为SystemVerilog测试平台中的参考模型

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