你还在担忧你的阻抗吗？-Allegro17.2新功能介绍

讲到Allegro17.2的新功能，搜索一下就能够出现一堆一堆的文档，罗列了各类各样的新功能，像什么新的封装设计，实时协同设计，软硬结合板设计的优化等等，其实17.2还有一些藏得比较深的新功能，好比本文说起到的新功能——走线阻抗检查,让layout工程师不须要再担忧走线阻抗不连续的问题。

涉及到PCB布线的时候，阻抗是不可忽视的一个重要因素。PCB板上总会有各类各样的因素致使走线阻抗不连续，线宽，拐角，耦合等缘由之外，还有Anti-pad，跨参考区域，相邻层铜皮等缘由。这些影响因素，若是单从检查方面来讲，须要考虑的多是单板时间周期的影响。然而，老是有一些因素的影响是没法避免的，可是这些因素对阻抗的具体影响变化是怎样的，是单纯的检查没法评估的。若是能够直观的看到信号上每一段线的阻抗，那么对于layout工程师衡量信号完整性以及提高设计的准确性，有着相当重要的参照价值。本文介绍的新功能就能有效的评估板上走线阻抗，下面经过具体实例来展现Allegro17.2中走线阻抗检查在实际工程项目中的应用。

板子的具体层叠以下图，将层叠设置在Cross section editer中，否则的话，会直接用板子的默认层叠仿真，若是是特殊板材的话，还须要将板材的Dk，Df参数设置好，咱们的层叠是用普通FR4的板材，因此不须要修改材料。

下面是L03层信号和L04层铜皮的具体状况。第三层走线参考层为L02和L05，理论上来说L03和L04的相邻层设计的层叠在通信板来说是比较常见的，一般的相邻层之间的厚度也就是到参考层的2倍左右，然而有的layout工程师可能考虑相邻层平行走线串扰比较大，所以部分区域L03和L04垂直布线，可是部分区域的话，会出现L03布线，L04层铺电源铜皮的状况，这种状况下，L4层的铜皮对L3层的信号，阻抗影响到底有多大呢？

如今经过走线阻抗检查的工具来分析信号线的具体阻抗状况。首先将上面的层叠在软件中设置好，其余设置比较简单，以下图所示选择Impedance Workflow。

选择Net Based模式，接着选择想要分析的网络名，选择start，就会出现进度条，能够随时知道分析进度。

查看结果有两种模式，以下图所示，一种是经过颜色区别，结果直观显示在信号线上，另外一种是用图表来显示，分别列出每一段走线阻抗以及具体的RLC参数。

从上面两种结果展现来看，L04层的铜皮对于信号线的阻抗有5欧姆左右的影响，若是想要减少阻抗变化的话，能够选择增长L03到L04之间的厚度或者将中间的两个地层修改一个为电源层，去掉L04的铜皮。可是后者可能带来跨分割等新的问题，因此咱们验证一下修改层叠的方式，层叠及结果以下图，能够看出相邻层的铜皮映射对阻抗的影响减少到了1欧姆左右。在设计的过程当中，经过走线阻抗分析这个功能，能够随时了解板子上走线阻抗的具体状况，随时修改，让layout工程师真正的再也不担忧阻抗控制的问题。

提问：你们以为Allegro17.2还有什么其余有意思的新功能？