VerilogHDL（第2版）数字系统设计及仿真

前言 学完了uvm、sv，通过ahb2apb桥的验证，对uvm框架有了较为深刻的认识，但是验证需要明白设计的一些东西。虽然之前学习过Verilog，但那真的只是走马观花，没有养成任何编写代码的习惯，故后面打算深入学习verilog和设计方面的基础。 这篇博客将基于下面这本书进行总结。 可能大多数是以问题的形式出现的，希望可以引起思考！ 第1章 Verilog HDL入门简介 问题导入： Veril

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