FIFO数据的读写，ISE联合modelsim仿真

使用了最基础的读写使能信号，同时读写时钟是分开的，但是我给它们设置了一样的值，所以这里可以设置common CLK,要注意的是FIFO是高电平复位，这点要注意，不然可能会出现一开始full和empty都为1的情况。 module fifo_module(wr_clk,rd_clk,rst,din,data_out     );     input wr_clk;     input rd_clk;

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