FPGA实现DDRIP核高速读写（3）

时间 2021-01-08

标签 DDR FPGA 繁體版

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FPGA实现DDRIP核高速读写（3）在前面两个讲了DDR的基本工作原理和仿真，这里来实现数据的读写。高速的读写要参考官方文档UG086.这里有对申请的IP核结构有着详细的解释。 DDR官方IP主要有时钟部分、用户接口部分、控制部分和驱动部分组成。下图是采样外部参考时钟的DDR2内存控制核的结构。这里大部分工作都已经在IP核内实现，用户只需要在用户接口层来对IP进行控制即可。上图中左侧接口为用

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