SV学习之interface

普通的模块使用法：注意我们这里只实现了部分功能。。。。不是完全的读写模块。。。。     module mem_core(   input logic wen,  input logic ren,  output logic mrdy=1,  input logic [7:0] addr,  input logic [7:0] mem_din,  //写进mem  output logic [7:

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