vivado implementation执行时候报错：Unsupported PLLE2_ADV connectivity.......

时间 2021-01-17

标签 vivado使用技巧 fpga 繁體版

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执行时候出错， [DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal u_clk_wiz_0/inst/clk_in1 on the u_clk_wiz_0/inst/plle2_adv_inst/CLKIN1 pin of u_clk_wiz_0/inst/plle2_adv_inst

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