vivado xdc约束基础知识12:VIVADO时序分析练习(synthesis及implementation时序优化策略选择)

在xdc中增长时钟约束布局 create_clock -period 10.000 -name clk_100 -waveform {0.000 5.000}   [get_ports i_clk_100] create_clock -period 5.000   -name clk_200 -waveform {0.000 2.500}   [get_ports i_clk_200]优化    
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