本篇开始讨论一下芯片中的误差。先大体给误差分类，而后讲解芯片Signoff是经过什么机制去控制误差带来的不肯定性风险的。安全
误差分类微信
在芯片设计、制造、应用等各个环节都不可避免地会引入误差，其直接形成的影响是晶体管、电阻电容以及绕线等电特性的不肯定性。无源器件尺寸的误差形成的影响显而易见，那么对于有源器件，从MOS管线性区的I-V特性公式能够看出：ide
引入误差的因素，主要分为工艺（Process），电压（Voltage）和温度（Temperature）三类，下面分别讲解：性能
Process测试
公式中的迁移率、栅氧化层电容、宽长比、阈值电压等受芯片制造过程当中光刻、刻蚀、离子注入等操做精度的影响。有些误差是系统性的，对全部芯片的影响是一致的，另外一些误差则是局部的，微观上体如今同一颗芯片上彻底相同的两个逻辑单元表现出的电性能会有差别。flex
Voltageui
公式中的栅极电压，漏源电压等与电源电压的稳定性以及到达晶体管的电压降（IR Drop）有关。前者是系统性的，芯片外接的电源电压波动影响片上全部的器件，后者是局部的，微观上体如今从电源管脚到达晶体管的IR Drop各不相同，各个区域的电流消耗不同也会致使IR Drop的差别。spa
Temperature.net
公式中的迁移率和阈值电压直接受温度变化的影响，芯片应用时的环境温度是系统性的影响因素，在Signoff是要充分考虑，民用、军用或者太空级别的应用场景对温度变化范围的要求也不一样；此外，因为片上功耗分布的不均匀致使局部的温度差别一样须要考虑。设计
除了上述三个主要因素，这里还想强调两个点：噪声引入的误差和时钟误差
Noise
这里所述的noise更多的是芯片应用时，从输入管脚引入的噪声，或者MOS管自身的衬底噪声或者热噪声。特别是对于芯片中的模拟射频电路，好比锁相环，数模转换，放大器等，噪声是其电路设计时重点须要考虑的因素，有些是从结构的角度，有些是从工艺的角度。例如，利用差分信号能够抑制共模噪声，增长Guide Ring能够减小外围器件对其的噪声干扰等等。
Clock
对于数字电路，时钟的质量对其时序的影响很是关键。无论时钟是片外输入，仍是片上PLL生成，都不是理想时钟，会引入不肯定性。其中，PLL一个很重要的指标就是jitter，并且每每大的SoC中一个源时钟会分频产生不少时钟，分给不一样的子系统使用，因为时钟经历的路径不同，也会对其质量产生影响，因此设计时通常会要求设置clock uncertainty，来模拟考虑时钟频率不肯定性的影响。
风控机制
上述的系统性误差，通常经过不一样的PVT Corners来控制，例如ssgnp0p72vm40c、tt0p8v85c 、ffgnp0p88v125c等等，他们分别对应不一样的.lib库文件，Foundary提供的Signoff Guide中通常会给出安全的Signoff Corner列表。具体关于工艺角的选择，电压的选择，温度的选择以及RC Corner的选择下回再展开讲解。
上述的局部的误差，通常经过OCV（On Chip Violation）机制来控制，从最先的Flat OCV，到AOCV（Advanced OCV），在到目前的POCV（Parametric OCV），一直在解放思想，释放过约的Margin。
目前比较流行的POCV或SOCV，相比AOCV到底有多大的差异呢？这个须要根据状况具体分析，为了给你们更直观的概念，下面基于某一个Post-Route的Database，分别用AOCV和POCV的方式进行STA分析，能够得出以下图所示的比较结果：
能够看出，相比于AOCV来讲，POCV下降了悲观度，特别是对于Hold Timing，能节省不少面积和功耗。有些大公司还执着于用Flat OCV去Signoff，在先进工艺下的代价是很大，尤为是在极低电压下。
对于噪声引入的误差，一方面，能够在仿真时引入噪声源来模拟其带来影响，另外一方面，更多的是经过成功经验获得最佳实践的方式来控制风险。而对于时钟频率误差，则能够经过设置不一样的uncertainty的方式加以控制，例如根据时钟的源头的不一样，设置不一样时钟之间的uncertainty。
此外，为了充分识别出工艺误差对芯片的影响，在量产前，Foundary通常会要求把某些测试批次的Wafer故意往变慢或者变快的方向去调整工艺，看看哪种方案对其芯片的影响是最优的。这也属于流片后管控误差风险的一部分。
结语
和不少不如意的事情同样，误差既然难以免，工程师们不会选择去无休止地抱怨她，而是去拥抱她，抱紧她，再抱紧点......
本文分享自微信公众号 - 白山头讲IC（gray_mount）。
若有侵权，请联系 support@oschina.cn 删除。
本文参与“OSC源创计划”，欢迎正在阅读的你也加入，一块儿分享。