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参考:blog.csdn.net/weixin_3807…函数
在ZYNQ进阶之路1-4中咱们大体了解了ZYNQ PL端的开发流程以及使用verilog硬件描述语言写了几个硬件模块,但愿你们在以前的章节中能有所收获,若是其中有技术上的问题属于博主技术知识有限但愿读者多多谅解!也但愿能经过博主邮箱(wanpengwork@163.com)告知博主,达到相互学习共同进步的目标。在接下来的几章节中博主主要针对PS端的基础开发流程以及外设模块设计,本章节讲解PS端hello xilinx zynq的设计,主要是熟悉基础开发流程。学习
首先咱们打开vivado2018.1建立新的工程:ui
接下来按照第一章节中的工程创造流程操做接OK了,工程创造完成后以下所示:.net
接下来点击Create Block Design,设置Design name为ps_hello_xilinx_zynq:设计
点击图标添加ZYNQ PS的IP,xilinx将PS端的A9处理器以IP核的形式呈现的:orm
而后双击这个IP核进入设置界面:cdn
点击上图左侧边栏 PS-PL Configuration 项,由于本设计只须要包含PS部分,不包含 PL 部分,也不和任何 PL 部分进行交互,因此勾掉默认的 FCLK_RESET0_N, M AXI GP0 interface,以下:blog
点击左侧边栏 Peripheral I/O Pins, 由于本设计要用到 UART 接口,核心板串口接口接在MIO48, 49 上,单击下图对应位置的 UART1, 变为绿色即为设置成功:接口
点击左侧边栏 Clock Configuration, 由于没有 PL 部分,勾掉默认的 FCLK_CLK0 项:
点击左侧边栏的 DDR Configuration 项, Memory 选择与硬件一致的 MT41J128M16 HA-125:
点击OK,到这里咱们PS端就配置完成了。
回到 Diagram 窗口, 单击 Run Block Automation, 系统自动生成外围管脚:
以下, 自动生成了外围 DDR 和 FIXED_IO 端口, 点击下图左侧边栏 Validation Design 验证设计:
弹出成功窗口,点击OK:
回到 Source 窗口, 右键单击 ps_hello_xilinx_zynq, 选择 Generate Output Products, 生成此设计相关文件,以下
生成完成弹窗点击 OK。
再在 Source 窗口, 右键单击 ps_hello_xilinx_zynq, 选择 Create HDL Wrapper,生成此设计的顶层文
件, 以下:
弹出窗口选择让vivado自动更新,而后点击OK:
生成完成后,此设计的层次结构以下:
导出SDK,菜单栏选择 File > Export > Export Hardware, 以下:
弹出窗口不选择include bitstream,由于咱们没有PL部分,因此没有bitstream文件:
而后点击launch SDK:
弹窗点击OK,便可打开SDK界面,系统已经给咱们分配好了地址空间和一些基础文件:
创建 SDK 工程
菜单栏点击 File > New > Application Project,弹出 以下窗口,填写好工程名点击next:
点击hello_world,而后点击finish:
以下, 在生成的工程文件 src 窗口, 右键单击 helloworld.c选择Rename,文件名改成 ps_hello_xilinx_zynq.c, 双击打
开编辑窗口:
将主函数修改为咱们的内容:
右击工程名,点击build Project从新编译工程:
将开发板上电, 链接电脑 USB 到开发板 JTAG 口,链接电脑另外一 USB 到开发板 UART 口,开发板拨码开关 1, 2 都
设置为 ON,给开发板上电,菜单栏选择 Window > Show View > Other,以下图,
以下弹窗选择 Terminal, 点击 OK
点击以下链接按钮:
在以下打开的 Terminal Settings 窗口, 链接类型选择 Serial, Port 口选为 COM3(读者能够右键
单击桌面个人电脑 > 管理 > 设备管理 > 端口(COM & LPT)确认本身的串口 COM 号) , 波特率
选择 115200 (这是 Zynq 系统的默认串口速率) , 点击 OK
而后链接上下载线,以下操做将程序下载到开发板中:
而后接能够在串口上看到发送的数据啦。