如何降低FPGA资源消耗

    各位大侠，最近一直很头疼的一个事：如何降低FPGA的资源消耗。       由于入门FPGA设计的时间不是很长，对verilog hdl的理解不是很深入，在进行算法设计的时候，不是很注重编程方式和具体实现的结合，导致现在综合后的资源消耗比较畸形。       我用的是spartan-6的xc6slx150，现在LUTs消耗特别多，远远超过其他资源，并且fully-used LUT-FF不是

>>阅读原文<<