vivado之ila抓包改值问题

今天小编在调试FPGA时又遇到一个奇葩的问题！说其奇葩，不知道是我道行不够还是它确实罕见，最后，请一个学长看了半天也没看出来为什么。 我来说说这个奇葩问题吧： 首先有如下vivado工程示意图： 我在模块B中定义了一个位宽为32的变量，然后通过top连接，将数据发送到模块A,最后再传输到PC端的上位机上。然后我在A中例化了一个ila的逻辑分析仪，给他的输入时钟为50mhz，最终显示的值确实为真确值

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