Verilog学习笔记6：层次化设计-数码管位选

    本日志继续介绍Verilog的层次化设计方法，数码管的位选，电路图不变，如下图所示。       该电路图由8位数码管组成，这8位数码管共用一组段选，所以为了让这8位数码管显示不同的数字，必须利用人眼的视觉暂留效应，在时间上的某一时刻，指选中1位数码管。     数码管的选通电路，采用PNP三极管，低电平有效，也就是说，我们希望选中的数码管需要置成0，而其它位都必须置成1。     Ver

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