highspeedlogic★Verilog中输入数据范围的判断

在系统设计的过程当中，常常须要根据输入数据的值，对相关信号的值进行改变。若是输入数据的边界值数量比较少，能够用条件操做符、if...else、case等结构实现。可是若是数据边界值的数量不少，使用条件操做符和if...else会致使最差状况下的延时增长，使用case会致使代码量巨大。在这种状况下，使用不一样的Verilog代码能够对系统的资源和速度产生很大影响。 好比在某MP3解码系统中，存在以下

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