CPU模型机控制信号整理

前言: 我们的数字逻辑大作业的控制信号是一个最大最大的难点,于是我就在制作CPU的时候一边做一边整理了这份控制信号文档 *注: 如果没有特别注明SM=0,那么默认是在SM=1的”执行”的时候(即时钟下降沿)的真值表 SM为0取地址SM为1执行 因此，当SM为0的时候，实际上控制信号产生逻辑输出的是“取出指令”的控制信号 从单个元件的视角查看控制信号 通用寄存器组WE WE (不要再给WE取反了!!

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