Veirlog 学习记录(4)，分频模块+层次化的模块设计

前三篇文章都是单一模块的设计，然后测试是否来完成特定的功能，不过这种方法只能解决一些简单的问题，所以实际中需要层次花的设计。 这次给大家分享的就是一个层次化的设计，移位寄存器模块+分频模块，然后再用顶层文件把它们组合在一起。 寄存器模块： module shift1(clk,D,MD,QB); input clk; //时钟信号 input [7:0] D; //预置数，可以

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