xilinx 7系列FPGA的配置接口
参考文档： UG470 一、配置接口分类 简述：CCLK时钟在master模式下为input，在slave模式下为output。根据配置管脚M2 M1 M0的高低电平状态，决定配置模式。 二、配置bank的电压选择 配置bank有3个，bank0，bank14和bank15 。通过pin脚CFGBVS配置bank区间的电平，CFGBVS脚设置为VCCO_0或者GND，当CFGBVS为高，则ba
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