Robei EDA工具使用/图像处理/卷积滤波/UART/I2C/SPI
六 Robei使用 Ctrl+Z 撤销 Ctrl+Y 恢复撤销 parameter A = 1；宏定义 `define 新建.h文件并将其include 例化 在Verilog中，底层模块的接口不仅可以与顶层模块的端口相连，还可以与顶层模块中的变量、数据常量相连 timescale定义仿真的时间单位和时间精度，写在module之前 如：timescale 1ns/1ps 时间单位1ns，时间精度1
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