FPGA笔记记录
软核：综合前的RTL模型 固核：带有平面规划信息的网表、FPGA实现的 硬核：经过信息验证的设计版图、专用集成电路实现的 vivado使用流程：选芯片、setting选IP核 always @(sl or a or b )//表示只要sl、a、b有一个变化就执行下面的语句 #1、#2//表示门输入到输出延迟1个或者2个单元 synthesis（综合），表示将逻辑表达式转化为与或非等门 ‘bz表示高
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