verilog实现对16位RAM的设计

Verilog设计如下 //描述：数据位16位，下降沿16位，地址位16位 （四）功能测试 测试一： 验证第一组： 20ns下降沿，但因读写同时进行，DOUT1无效 验证第二组： 40ns下降沿有效，实行写入操作，读出DOUT=EDA8 测试二 验证第三组：40ns时：下降沿有效：但之前WR和CLK不同时有效，故读出0000 验证第四组：140ns时，下降沿有效，实行读操作，读取1030地址生效时

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