基于FPGA的DDS设计（二）
在DDS设计中，如果相位累加器每个时钟周期累加1，就会输出频率为195.313KHz的波形。如果每个时钟周期累加2，就会输出频率为2*195.313KHz的波形·······，如果每两个时钟周期累加1，就会输出195.313/2KHz的波形······，如果按照这样来设计话，不太方便并且输出波形的频率是不连续的，只能输出一些特殊的频率。 首先我们可以一起考虑一个问题，如果我们想要得到一个累
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