Verilog 中需要使用原语的情况

    一般来说，在进行HDL代码编写时，不需要直接或间接地进行原语调用，因为随着FPGA设计规模越来越庞大，人脑应该集中于抽象层次较高的工作中去，而将这些具体实现细节交给编译器来完成。不过有些时候，原语或者库中底层模板的调用还是十分必要的。 1.    时钟相关原语     如果时钟信号不是由专门FPGA芯片的专用时钟管脚引入FPGA的，那么它通常就需要在FPGA内部被显式地连接到时钟树资源上，

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