SystemVerilog中scheduler（调度)

转自微信公众号--数字IC小站 知乎链接 https://zhuanlan.zhihu.com/p/101408488 虽然设计的代码在仿真器中理论上来说是可以并行执行的，但是在实际仿真中，代码都是运行在CPU上的一些程序而已。SV为代码的执行顺序定义了调度机制，最大限度的减少不确定性的产生。 SV被定义为一种基于离散事件执行模型的语言。换句话说，仿真是离散的，是基于时间片进行且只对特定的时刻点进

>>阅读原文<<