ZYNQ 7020 PL以AXI_DMA访问DDR或OCM
本章主要介绍ZYNQ 7020的PL端在PS的控制下实现对DDR的访问，通过debug的方式抓取DDR S_AXI_HP接口的时序，方便在PL内以verilog的形式直接访问DDR/OCM 本设计中软件版本：VIVADO2018.1，对应SDK也为 2018.1 硬件开发环境：MYIR ZYNQ-7020开发板 + xilinx usb JTAG + usb uart 一 、PL端设计 bl
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