片上总线Wishbone 学习（八）周期的同步结束和异步结束

片上总线Wishbone 学习（八）周期的同步结束和异步结束 为了实现在给定时钟频率下的最大可能吞吐量，Wishbone采用了周期异步结束方式。这样做的结果是从主设备的STB_O到从设备的ACK_O/ERR_O/RTY_O再到主设备的ACK_I/ERR_I/RTY_I输入形成了一个异步回路，如图1所示。在大型SoC设计中，该回路往往成为整个设计的关键路径，限制系统时钟频率的进一步提高。在深亚微米时

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