Modelsim找不到头文件 Cannot find `include file "xxxxxx" in directories:

Modelsim在仿真过程中由于无法识别到头文件导致的编译失败： 在modelsim中右键选中无法正常编译的文件，单击鼠标右键-> Properity,在“Verilog&Systemverilog”选项卡中找到“Include Directory”中添加头文件所在的文件夹，确认后编译即可保证工程正常编译进行仿真了。

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