ZYNQ7000-FPGA入门

开发板：zedboard 开发环境：Vivado 2013.4git 操做步骤web 新建RTL工程，选择开发板ZedBoard服务器 源文件：描述逻辑 约束文件：硬件引脚与符号的对应关系 IP文件：外设封装，相似于C语言的库并发 添加verilog文件和引脚约束文件XDC（constraints）svg 综合->实现->生成比特流，这里有完整的日志文件.net 打开硬件管理器，并发现xc7z02

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