JESD204B的AXI4-Lite时序分析（对比SRIO的AXI4-Lite时序分析）

时间 2021-01-11

标签 FPGA JESD204B AXI4 SRIO 繁體版

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JESD204B的AXI4-Lite时序分析 1.前言本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1写时序异常按常规理解的时序图(参照SRIO)写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等

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