LAB 3

时间 2021-01-02

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实验3： a. 内容：设计一个0-17计数器，当计数值为17时，输出OV为1，其他输出为0。步骤：新建项目和BDF文件，保持项目名称和顶层设计名称相同；编写verilog代码创建计数器模块，并为其创建符号；在BDF文件中调用创建的符号，完成电路设计；观察RTL视图以及计数器模块内部电路结构；根据手册分配管脚，不用的管脚设置为三态，进行编译；创建VWF文件，利用Node Finder添加观测信息

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