我与Verilog的第一次

如何创建工程之类的就不说了，这次直奔主题，就介绍一下作业的Verilog语言和生成的波形。 不过因为某些非自然原因，本人对此语言还不是特别的熟悉，所以代码部分有较明显的踪迹可寻，但是我会仔细阅读并学习，希望下次能自己写出来这些东西，还要说的是，这次部分图形显示的还是不对，所以之后会与同学进行交流，希望得到解决。 1. 4-16译码器 首先是代码部分 不知什么原因代码拷贝不过来，所以这里的代码也用的

>>阅读原文<<