FPGA---ucf文件语法

1．约束文件的概念

FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），能够完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，而后UCF文件和设计综合后生成NCF文件，最后再通过实现后生成PCF 文件。本节主要介绍UCF文件的使用方法。

UCF文件是ASC 2码文件，描述了逻辑设计的约束，能够用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语法和UCF文件相同，两者的区别在于： UCF文件由用户输入，NCF文件由综合工具自动生成，当两者发生冲突时，以UCF文件为准，这是由于UCF的优先级最高。PCF文件能够分为两个部分：一部分是映射产生的物理约束，另外一部分是用户输入的约束，一样用户约束输入的优先级最高。通常状况下，用户约束都应在UCF文件中完成，不建议直接修改 NCF文件和PCF文件。

2．建立约束文件

约束文件的后缀是.ucf，因此通常也被称为UCF文件。建立约束文件有两种方法，一种是经过新建方式，另外一种则是利用过程管理器来完成。

第一种方法：新建一个源文件，在代码类型中选取“Implementation Constrains File”，在“File Name”中输入“one2two_ucf”。单击“Next”按键进入模块选择对话框，选择模块“one2two”，而后单击“Next”进入下一页，再单击“Finish”按键完成约束文件的建立。

第二种方法：在工程管理区中，将“Source for”设置为“Synthesis/Implementation”。“Constrains Editor”是一个专用的约束文件编辑器，双击过程管理区中“User Constrains”下的“Create Timing Constrains”就能够打开“Constrains Editor”，其界面如图所示：

图 启动Constrains Editor引脚约束编辑

在“Ports”选项卡中能够看到，全部的端口都已经罗列出来了，若是要修改端口和FPGA管脚的对应关系，只须要在每一个端口的“Location”列中填入管脚的编号便可。例如在UCF文件中描述管脚分配的语法为：

        NET “端口名称” LOC = 引脚编号;

须要注意的是，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字同样。可是关键字NET是不区分大小写的。

3．编辑约束文件

在工程管理区中，将“Source for”设置为“Synthesis/Implementation”，而后双击过程管理区中“User Constrains”下的“Edit Constraints (Text)”就能够打开约束文件编辑器，以下图所示，就会新建当前工程的约束文件。

图 用户约束管理窗口

UCF文件的语法说明

1．语法

        UCF文件的语法为：

{NET|INST|PIN} "signal_name" Attribute;

其中，“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；“Attribute”为约束的具体描述；语句必须以分号“；”结束。能够用“#”或“/* */”添加注释。须要注意的是：UCF文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字能够是大写、小写甚至大小写混合。例如：

NET "CLK" LOC = P30;

“CLK”就是所约束信号名，LOC = P30；是约束具体的含义，将CLK信号分配到FPGA的P30管脚上。

对于全部的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用" "括起来，所以在输入约束文件时，最好用" "将全部的信号名括起来。

2．通配符

在UCF文件中，通配符指的是“*”和“?”。“*”能够表明任何字符串以及空，“?”则表明一个字符。在编辑约束文件时，使用通配符能够快速选择一组信号，固然这些信号都要包含部分共有的字符串。例如：

NET "*CLK?" FAST;

将包含“CLK”字符并以一个字符结尾的全部信号，并提升了其速率。

在位置约束中，能够在行号和列号中使用通配符。例如：

INST "/CLK_logic/*" LOC = CLB_r*c7;

把CLK_logic层次中全部的实例放在第7列的CLB中。

3．定义设计层次

        在UCF文件中，经过通配符*能够指定信号的设计层次。其语法规则为：

* 遍历全部层次

Level1/* 遍历level1及如下层次中的模块

Level1/*/ 遍历level1种的模块，但不遍历更低层的模块

例4-5 根据图4-75所示的结构，使用通配符遍历表4-3所要求的各个模块。

图 层次模块示意图

表 要求遍历的符号列表

管脚和区域约束语法

LOC约束是FPGA设计中最基本的布局约束和综合约束，可以定义基本设计单元在FPGA芯片中的位置，可实现绝对定位、范围定位以及区域定位。此外， LOC还能将一组基本单元约束在特定区域之中。LOC语句既能够书写在约束文件中，也能够直接添加到设计文件中。换句话说，ISE中的FPGA底层工具编辑器（FPGA Editor）、布局规划器（Floorplanner）和引脚和区域约束编辑器的主要功能均可以经过LOC语句完成。

• LOC语句语法

 

INST "instance_name " LOC = location;

其中“location”能够是FPGA芯片中任一或多个合法位置。若是为多个定位，须要用逗号“,”隔开，以下所示：

LOC = location1,location2,...,locationx;

目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。须要说明的是，多位置约束并非将设计定位到全部的位置上，而是在布局布线过程当中，布局器任意挑选其中的一个做为最终的布局位置。

范围定位的语法为：

INST “instance_name” LOC=location:location [SOFT];

经常使用的LOC定位语句如表4-4所列。

表 经常使用的LOC定位语句

使用LOC完成端口定义时，其语法以下：

NET "Top_Module_PORT" LOC = "Chip_Port";

其中，“Top_Module_PORT”为用户设计中顶层模块的信号端口，“Chip_Port”为FPGA芯片的管脚名。

LOC语句中是存在优先级的，当同时指定LOC端口和其端口连线时，对其连线约束的优先级是最高的。例如，在图4-76中，LOC=11的优先级高于LOC=38。

图 LOC优先级示意图

2．LOC属性说明

LOC语句经过加载不一样的属性能够约束管脚位置、CLB、Slice、TBUF、块RAM、硬核乘法器、全局时钟、数字锁相环（DLL）以及DCM模块等资源，基本涵盖了FPGA芯片中全部类型的资源。因而可知，LOC语句功能十分强大，表4-5列出了LOC的经常使用属性。

表 LOC语句经常使用属性列表

本文转自：http://blog.163.com/meredith_2004/blog/static/3209483420091034104743/