FPGA开发时钟资源评估须要考虑的问题

在第一个独立开发的FPGA项目中，使用了Altera平台的三速以太网IP，工做在100M模式下，外部输入的PHY时钟频率为25MHz。

因为在前期没有注意这个外部输入的时钟，致使最后不得不在板子上飞线，完成以太网的调试。这篇文章主要讲讲在作FPGA开发的时候，如何考虑时钟资源的评估！？

1 、使用的时钟频率和相位变化范围？是用DCM仍是PLL？

二、设计中使用到的IP核须要多种时钟域吗？用到了多时钟，它们在期间上怎么选择和分布？

      FPGA上时钟资源有全局时钟资源，水平时钟资源、垂直时钟资源，区域时钟资源等

三、设计中须要多少个时钟？每一个时钟的负载是多少？每一个时钟所须要的布线资源和clock buffer又是多少？

四、特殊的时钟IO引脚如何放置，他们怎么影响BUFG、DCM、PLL的？

     一般状况下不要把全部的时钟输入引脚放到器件的同一侧，由于DCM、PLL的输入和输出都在同一侧，这样就可能把那一侧的资源用尽！因此尽量在时钟脚根据功能划分，分开放！

五、把布局资源、IP资源、pin脚约束这些考虑进去，时钟是如何分布在各个功能模块中的？

 

因此，前期作pin脚验证工程很是有必要！