ICC SINK

时间 2021-01-18

标签 Synopsys compiler fpga 嵌入式繁體版

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sink 时钟域内寄存器的clk端可以称为汇点（sink ）对应时钟源点 source 原点到汇点的延迟用set_clock_latency 时钟原点到不同寄存器clock端的时间差称为 skew; 在大规模集成电路中,大部分的时序原件的数据传输都是由同步时钟控制的,时钟频率决定了数据处理的速度和传输的速度; 而决定时钟频率的主要因素主要有两个:一是组合逻辑电路的最长电路延迟,二是同步原件之间

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