CPU内存结构

开局一张图

因为CPU频率太快了，为解决直接读取内存的数据上的延迟，在CPU和内存之间，存在3级缓存。 CPU在解决和缓存不一致上采用两种方式：

1. 缓存一致性协议
2. 总线锁机制

CPU

CPU的一个时钟周期指的是机器码的0和1的变化，是电信号的一高一低的变化是10纳秒左右，1s至关于10的9次方纳秒。

市面上的缓存基本采用SRAM存储器，能够不须要电路就能保存内部数据，不像DRAM须要定时刷新充电一次，否则数据会丢失。

所以SRAM具备更好的性能，可是缺点是体积较大，这也是不能将缓存容量作太大的缘由。

为提升CPU的利用率，会增长多级缓存，但数据读取和写入都是在主存上进行的。

RAM

RAM（随机读写存储器）工做原理大概是：

当cpu读取主存时，将地址信号放到地址总线传递给主存，主存读取地址信号后，解析信号，并定位到指定存储单元，而后将存储单元数据放到总线上返回给CPU，这个慢体如今电信号打交道上。

磁盘的慢体如今他是须要借助磁头移动的，这个寻址过程伴随着机械运动，因此就更慢了。

MESI

每一个线程都有本身的缓存，这也每每形成多线程数据安全的问题。这时就须要一种协议保证缓存一致性。

保证线程在读取主存时遵循某种规则，保证不出现数据不一致的问题，比较多的就是MESI协议。

MESI定义了cache line的四种状态，线程对cache line的四种操做可能产生不一致状态。

• M：（modified 被修改） 某CPU缓存某个缓存行和主存数据的不一致，该缓存行须要在将来某个时间点回写主存，回写以后状态变为（exclusive 独享）

• E：（exclusive 独享）CPU缓存中的某个缓存行和主存数据一致，处于这个状态的能够被其余CPU读取内存时变成（shared 共享），修改时变成（modified 被修改）

• S：（shared 共享）某缓存行可能被多个CPU缓存，而且各个缓存中的数据和主存一致，当一个CPU修改该缓存行，其余CPU中该缓存行能够变成（invalid 无效）状态

• I：（invalid 无效）该行是无效的（可能其余CPU修改了该缓存行）

当缓存控制器监听到本地操做和远程操做的时候，须要对地址一致的cache line进行一致性修改，保证数据在多个缓存之间一致。 cache line能够根据MESI协议达到不一样状态之间的转化，一个处于M状态的缓存行必须时刻监听全部试图读该缓存行相应的主存操做，必须该缓存行回写主存并将状态变成S才能够。

总线锁

MESI协议以前，解决缓存一致性方案是总线锁机制，这种方案比较低效，锁期间，其余CPU没法访问内存。

CPU乱序

多核时代，处理器为提升运算速度，可能做出违背代码原有初衷的行为。 解决这种问题的方式就是内存屏障，简单点说是不一样的处理器架构提供了不一样指令集用来创建内存屏障，这样控制不可乱序。