当我们做后仿时我们究竟在仿些什么

数字芯片设计流程中有一个步骤叫门级网表仿真。所谓门级（gate level），是和RTL（register transfer level）相对应的。所谓网表（netlist），就是一堆基础单元（比如standard cell、比如sram cell）之间的连线（net）的列表，是和电路图形相对应的。门级网表通常可以指综合之后得到的网表（没有时钟树），也可以指布局布线之后的网表（带有时钟树）。 需要

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