【FPGA】【Verilog】【基础模块】排序
冒泡法：dom 使用task实现:code module sort4(ra,rb,rc,rd,a,b,c,d);
output [3:0] ra,rb,rc,rd;
input [3:0] a,b,c,d;
reg [3:0] ra,rb,rc,rd;
reg [3:0] va,vb,vc,vd;
always @(a or b or c or d)
begin
{v
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